1. PPA 중립적 보안 클로저 개요
집적회로(IC) 제조 공정이 글로벌 공급망으로 분산됨에 따라 하드웨어 트로이 목마(Hardware Trojan, HT) 및 사이드 채널 공격(Side-Channel Attack, SCA)과 같은 물리적 보안 위협이 심화되고 있다. 기존의 하드웨어 보안 솔루션은 일반적으로 성능(Performance), 전력(Power), 면적(Area)을 의미하는 PPA 지표와 트레이드오프 관계를 가진다.
PPA 중립적(PPA-Neutral) 보안 클로저 방법론은 전체 레이아웃을 재구성하는 대신, ECO(Engineering Change Order) 기반의 부분 최적화 전략을 채택한다. 이를 통해 설계 규칙 검사(DRC)를 준수하면서도 타이밍 및 전력 페널티를 최소화하여, 전측 프로빙 및 결함 주입(FSPFI)과 트로이 목마 삽입(TI)에 대한 이중 방어 체계를 구축한다.
2. 핵심 위협 모델 및 방어 메커니즘
2.1 하드웨어 트로이 목마(TI) 완화 전략
제조 단계에서 발생할 수 있는 악의적인 회로 수정을 방지하기 위해 다계층 물리적 방어 구조를 적용한다.
- 배치 밀도 평준화: 표준 셀 간격을 동적으로 제어하여 트로이 목마가 삽입될 수 있는 저밀도 화이트 스페이스(White Space)를 제거한다. 국부 밀도 편차를 ±15% 이내로 통제할 경우 TI 삽입 성공률이 통계적으로 유의미하게 감소한다.
- 중요 경로 비대칭 마스킹: 타이밍에 민감한 크리티컬 패스에 비대칭 쉴드 라우팅을 적용하여 경로 프로빙 난이도를 증가시킨다.
# 비대칭 쉴드 라우팅 구성 예시
configure_routing_shield -target_net VSS \
-min_spacing 0.20 \
-trace_width 0.40 \
-apply_asymmetric true
- ECO 기반 셀 재배치: 잠재적인 TI 핫스팟이 감지되면 해당 영역의 셀을 국부적으로 재배열하여 물리적 삽입 공간을 원천적으로 차단한다.
2.2 전측 프로빙 및 결함 주입(FSPFI) 대응
물리적 접촉을 통한 정보 탈취 및 전자기 결함 주입 공격을 방어하기 위한 레이아웃 최적화 기법이다.
- 금속층 교차 쉴딩: 상위 메탈 레이어(M4~M6)에 전자기 시뮬레이션 결과를 기반으로 동적 간격의 그리드 쉴드를 배치한다. 쉴드 간격을 5μm 이하로 유지할 때 전자기 누출이 약 90% 이상 감쇠된다.
- 민감 신호 비결정론적 라우팅: 암호화 블록 등 핵심 경로의 배선 패턴을 예측 불가능하게 생성하여 공격자의 프로빙 타겟팅을 어렵게 만든다.
# 비결정론적 라우팅 옵션 설정
set_global_routing_options -timing_driven_routing off \
-crosstalk_aware_routing on \
-randomize_topology true
- 클록 트리 보안 강화: 클록 트리 합성(CTS) 단계에서 더미 클록 버퍼를 삽입한다. 더미 버퍼의 활성 확률은 다음 수식을 따른다.
P(activation) = 1 - e^(-λt)(단, λ는 상수, t는 클록 주기)
3. 파라미터 기반 보안 엔진 아키텍처
보안 평가 엔진은 모듈형 아키텍처로 구성되며, 물리 설계 단계에서 실시간으로 리스크를 계산하고 최적화를 수행한다.
- 위협 지수(TI) 산출기: 셀 인접 그래프 및 라우팅 혼잡도 분석을 통해 실시간으로 트로이 목마 삽입 리스크를 평가한다.
TI_score = Σ(w_density * Density_gap + w_timing * Timing_slack) - FSPFI 에뮬레이터: 3D 전자기장 솔버와 연동하여 다양한 쉴드 구성에서의 신호 누출 강도를 예측한다.
- 적응형 최적화 제어기: 설계 진행 단계에 따라 타이밍, 전력, 보안 목표의 가중치를 동적으로 할당한다.
| 설계 단계 | 타이밍 가중치 | 전력 가중치 | 보안 가중치 |
|---|---|---|---|
| 초기 배치 (Initial Placement) | 0.6 | 0.2 | 0.2 |
| 글로벌 라우팅 (Global Routing) | 0.4 | 0.3 | 0.3 |
| 디테일 라우팅 (Detail Routing) | 0.3 | 0.4 | 0.3 |
4. ECO 기반 보안 클로저 최적화 파라미터
보안 클로저는 두 단계의 ECO 프로세스를 통해 수행된다.
4.1 단계 A: 국부적 셀 조정
TI_score가 설정된 임계값(기본 75)을 초과할 때 트리거되며, 고위험 영역에 대해 버퍼 삽입 및 셀 이동을 수행한다. 셀 이동의 최대 범위를 제어하는 MAX_DISPLACEMENT 파라미터는 타이밍과 보안 간의 균형을 결정한다.
| 최대 변위 제한 (MAX_DISPLACEMENT) | 최적화 반복 횟수 | TI 완화율 | 타이밍 영향 (ps) |
|---|---|---|---|
| 1 | 79 | 100% | 38 |
| 3 | 41 | 100% | 12 |
| 5 | 50 | 100% | 9 |
4.2 단계 B: 민감 네트워크 재라우팅
FSPFI 리스크가 감지된 네트워크를 대상으로 수행된다. BATCH_NET_SIZE 파라미터를 사용하여 배치 단위로 네트워크를 재라우팅한다.
| 배치 크기 (BATCH_NET_SIZE) | 실행 시간 (초) | DRC 위반 | FSPFI 완화율 |
|---|---|---|---|
| 25 | 859 | 없음 | 98.4% |
| 94 | 810 | 없음 | 100% |
| 375 | 777 | 발생 | 98.9% |
5. 상용 EDA 도구 연동 및 설계 제약 조건
자동화된 물리 설계 흐름에 보안 최적화 기능을 통합하기 위해 다음과 같이 스크립트를 구성할 수 있다.
# 보안 플러그인 로드 및 분석 활성화
load_plugin -name "advanced_sec_closure"
enable_security_analysis -trojan_detection on -fspfi_analysis on
# 물리 최적화 전략 가중치 설정
set_phys_opt_strategy -strategy_name "eco_security" \
-trojan_mitigation_weight 0.4 \
-side_channel_mitigation_weight 0.6
# SDC 기반 보안 제약 조건 정의
set_security_threshold -metric trojan_index -limit 70
set_shield_spacing_rule -min_distance 4.0
apply_security_derating -clock_variation 0.3 -power_leakage 0.2
6. 물리 설계 이슈 해결 가이드
6.1 타이밍 클로저 실패
보안 최적화 이후 Setup 타이밍 위반이 발생할 경우, 보안 제약 조건을 완화하거나 타이밍 중심 모드로 전환해야 한다.
# 타이밍 중심 보안 우선순위 설정
set_analysis_priority -focus timing_critical_nets
# ECO 재생성 시 타이밍 드리븐 모드 활성화
set_optimization_mode -timing_driven_eco true
6.2 라우팅 혼잡도 증가
과도한 쉴드 구조 생성으로 인해 국부적인 배선 어려움이 발생할 수 있다. 이를 해결하기 위해 계층적 쉴드 밀도 제어를 적용한다.
# 동적 계층 쉴드 생성
create_dynamic_shield -step_size 0.5 -max_density_limit 0.85
M6 이상의 상위 메탈 레이어를 쉴딩에 우선 할당하고, 비핵심 로직 영역에서는 쉴드 밀도 요구 사항을 낮추는 것이 효과적이다.
6.3 비정상 전력 소모
추가된 보안 회로로 인한 정적/동적 전력 누수를 분석하기 위해 보안 인식 전력 분석 모드를 활용한다.
# 보안 최적화 전후 전력 비교 분석
report_power -security_aware_analysis true
새로 삽입된 버퍼의 스위칭 활동 계수(Switching Activity)와 쉴드 네트워크의 정적 전력을 중점적으로 검증해야 한다.
7. 사인오프(Sign-off) 검증 기준
최종 테이프아웃(Tape-out) 전 다음 항목들이 충족되어야 한다.
- 전역
TI_score가 5 미만으로 유지되는가? - FSPFI 핫스팟에 대한 물리적 쉴드 커버리지가 100%인가?
- 보안 라우팅으로 인한 신규 DRC 위반이 0인가?
- 전력 분석 결과 비정상적인 누설 전류 경로가 없는가?
8. 고급 최적화 기법
- 머신러닝 기반 파라미터 튜닝: 과거 설계 데이터셋을 활용하여
MAX_DISPLACEMENT와BATCH_NET_SIZE의 최적 조합을 사전에 예측하는 모델을 적용할 수 있다. - DFT(Design for Test) 시너지: 물리적 테스트를 위한 스캔 체인(Scan Chain)을 쉴드 구조로 재사용하여 추가적인 면적 오버헤드를 절감한다.
- 미세 공정 노드 적응: 7nm 이하의 첨단 공정에서는 메탈 레이어별 저항-캐패시턴스(RC) 특성이 상이하므로, 레이어 특성에 맞춰 쉴드 간격을 동적으로 스케일링해야 한다.
- 다중 프로젝트 웨이퍼(MPW) 최적화: 동일한 웨이퍼에 집적되는 여러 칩 간의 물리적 보안 영역을 공유하여 전체 제조 단가를 절감하는 아키텍처를 구성할 수 있다.