Verilog에서 always/initial 블록과 할당 방식의 하드웨어 매핑 원리
1.1 initial과 always: 시뮬레이션과 합성의 경계
Verilog를 사용한 디지털 설계에서 initial과 always는 표면적으로는 유사해 보이지만, 실제로는 목적과 동작 방식에서 근본적인 차이를 가진다. 이 두 키워드의 선택은 설계가 시뮬레이션 단계에만 머무를 것인지, 실제 FPGA나 ASIC으로 구현될 수 있는지 여부를 결정한다.
initial 블록은 오직 시뮬레이션 환경에서만 ...
7월 15일 18:58에 게시됨